文章总结： 本文针对SM4算法高并发性能瓶颈，提出基于FPGA的异构加速系统。通过全流水线算法结构、PCIe高速传输架构及可配置密钥接口设计，实现了高吞吐与低延迟。验证显示该系统吞吐量达92Gbit/s，性能优越，为国密算法硬件化应用提供了有效路径。 综合评分： 85 文章分类： 数据安全,解决方案,应用安全,网络安全

优秀论文 |基于FPGA的SM4异构加速系统

原创

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信息网络安全杂志

2026年1月30日 17:02 上海

引用本文

张全新，李可，邵雨洁，等 . 基于 FPGA 的 SM4 异构加速系统 [J]. 信息网络安全，2025，25（7）：1021-1031.

ZHANG Quanxin, LI Ke, SHAO Yujie, et al. An FPGA-Based Heterogeneous Acceleration System for SM4 Algorithm[J]. Netinfo Security, 2025, 25(7): 1021-1031.

研究背景

随着物联网、人工智能和5G技术的快速发展，全球数据规模持续增长，对数据加密的性能提出了更高要求。SM4作为我国自主设计的分组对称加密算法，广泛应用于政府、金融、通信、军工等领域。然而，SM4算法计算量大，传统CPU或GPU平台在高并发、大吞吐量场景下难以兼顾性能与能效的平衡。相比之下，FPGA具有高并行度、可重构性和低延迟等优势，成为密码算法硬件加速的重要平台。

现有研究多集中于算法结构优化，缺乏对系统级传输架构与可配置接口的综合设计。针对上述问题，文章提出一种基于FPGA的SM4异构加速系统，以提升SM4在高带宽、低延迟环境下的加密效率与灵活性，促进高性能国密算法硬件加速技术的发展。

研究方法

文章针对SM4算法在高带宽、低延迟数据加密场景中的性能瓶颈，提出了一种基于FPGA的SM4异构加速系统，主要包括三方面内容：

1.在SM4算法硬件优化设计方面，文章以提高运行速度为核心目标，采用全流水线结构，通过在关键路径中插入大量寄存器以缩短信号传播延迟，提升SM4核心的运行频率。密钥扩展模块与加密模块均设计为独立的流水线结构，使系统在每个时钟周期都能完成一个数据分组的加解密操作。与此同时，引入密钥反转模块，实现加密与解密模式的快速切换，保证了系统在不同操作模式下的连续运行。该结构既满足了高吞吐率要求，也为多密钥并行处理提供了支持。

2. 在流式高速数据传输架构设计方面，文章基于PCIe接口构建了流式高速数据传输架构。在FPGA端集成数据收发模块、缓存模块及位宽转换模块，并采用AXI Stream协议进行数据传输。该设计有效降低了通信延迟，提高了带宽利用率。通过多通道并行机制，系统支持多个SM4核同时工作，充分发挥FPGA的并行计算能力，从而显著提升整体吞吐量。

3. 在可配置密钥接口设计与控制方面，文章设计了一种可配置密钥接口方案，采用“头部+数据”的数据流格式解析方式，实现固定密钥与变换密钥两种模式的灵活切换。该接口作为上位机与FPGA之间的通信桥梁，结合AXI Lite总线实现密钥管理与加解密控制，既保证了系统的灵活性，又确保了数据传输的安全性与高效性。

综上所述，本文综合运用了算法级流水线设计、系统级数据传输优化及接口层灵活配置等多层次协同手段，

在算法结构、传输架构与密钥管理三方面实现了有机融合，体现出高并行度、低延迟和可扩展性的设计特征，为后续国密算法的高效硬件实现提供了设计思路。

研究结论

文章提出的基于FPGA的SM4异构加速系统充分发挥了硬件并行与低延迟优势，实现了SM4算法的高效加解密。系统在Xilinx XCVU9P平台上验证，最高工作频率达462MHz，吞吐量达92Gbit/s，显著优于现有实现。结果表明，该方案在性能、灵活性与能效方面均具有突出优势，可满足高带宽和实时加密场景需求。研究为国密算法的硬件化、工程化应用提供了可行路径，对自主可控加密体系的构建具有重要参考价值。

通讯作者:

谭毓安 E-mail:[email protected]

作者简介:

张全新（1974—），男，北京，副教授，博士，主要研究方向为深度学习及其对抗技术、计算机视觉安全、信息安全。

李可（1999—），男，北京，硕士研究生，主要研究方向为FPGA加速。

邵雨洁（1999—），女，北京，硕士研究生，主要研究方向为FPGA加速。

谭毓安（1972—），男，北京，教授，博士，CCF会员，主要研究方向为Android安全、深度学习及对抗、物联网与嵌入式系统、数据存储安全。

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